
		Новости / Апрель 2007

RSS-лента

Новости

Пресс-релизы

Поиск по компаниям


Расширенный поиск
Обзоры сети

Архив новостей

2002 г

2003 г

2004 г

2005 г

2006 г

2007 г

янв	фев	мар	апр
май	июн	июл	авг
сен	окт	ноя	дек
апрель

2008 г

2009 г

2010 г

2011 г

2012 г

2013 г

Новости

19 апреля 2007 г

AMD подробнее рассказала о К10

В ходе мероприятия для прессы, прошедшего в Мюнхене, AMD представила вниманию собравшихся новую информацию относительно будущего процессора K10, ранее известного как K8L. Именно он станет первым монолитным четырехъядерным чипом корпорации.

Как отметил в своем выступлении Джузеппе Амато (Giuseppe Amato), технический директор AMD по продажам и маркетингу в регионе EMEA, интегрированный контроллер памяти (IMC) сможет получать доступ к памяти с использованием 64-битных каналов (и даже 72-битных при применении ECC). Тем самым обеспечивается одновременное чтение и запись данных, а также увеличивается производительность в случае сложных запросов или нерегулярном использовании памяти, что часто происходит в четырехъядерной среде. Эта функция доступна для материнских плат с разъемами AM2+ и F+, в то время как на «старых» платах AM2 и F используется обычный 128-битный двухканальный режим.

Благодаря разделенному энергопотреблению IMC может работать с пониженной тактовой частотой, не зависящей от частоты ядра процессора. Тем самым станет возможным проводить оверклокинг CPU, не меняя частоту работы памяти. Эта функция также доступна только для платформ Socket AM2+ и F+.

Архитектура K10 предполагает вероятность работы и с 8 ядрами, указал Джузеппе Амато. Cроки вероятного появления таких чипов на рынке пока не разглашаются.

Стало также известно, что четырехъядерный К10 будет рассеивать столько же мощности, сколько и его двухъядерные «собратья». С целью избежания перегрева процессор будет оснащаться тепловыми датчиками.

В К10 будет также разделяемую кеш-память L3, а также отдельную для каждого ядра кеш-память L1 и L2. Данные из памяти первого уровня могут считываться напрямую, даже если они находятся в кеше другого ядра. Если информация содержится в L2, новый CPU сможет переместить ее в L1 и в то же время удалить из L2. Данные, обозначенные как разделяемые, в кеш-памяти третьего уровня могут использоваться любым из ядер.

В новом чипе от AMD появится также возможность независимой настройки тактовой частоты для каждого из ядер, что в процессорах K8 или Intel Core 2 невозможно.

версия для печати